//用verilog编写三态双向驱动器
//制作者：FPGA研究者
//时间：2022年6月21日

module bidir_b(y,a,en,b);
   input a,en;
	output y;
	inout b;
	reg temp;
	always@(a,en) begin
	 if(en)
	   temp=a;
	 else  
	 temp=1'bz;
	 end
 assign y=temp;//第一路输出
 assign b=y; //第二路输出
 endmodule
	   